Verilog е език за описание на хардуер (HDL). Това е език, използван за описание на цифрова система като мрежов комутатор, микропроцесор, памет или тригер. Можем да опишем всеки цифров хардуер с помощта на HDL на всяко ниво. Дизайните, описани в HDL, са независими от технологията, много лесни за проектиране и отстраняване на грешки и обикновено са по-полезни от схемите, особено за големи вериги.
Какво е Verilog?
Verilog е ЕЗИК ЗА ОПИСАНИЕ НА ХАРДУЕР (HDL), който се използва за описание на цифрова система като мрежов комутатор или микропроцесор или памет тригер.
Verilog е разработен, за да опрости процеса и да направи HDL по-здрав и гъвкав. Днес Verilog е най-популярният HDL, използван и практикуван в цялата полупроводникова индустрия.
HDL е разработен, за да подобри процеса на проектиране, като позволи на инженерите да опишат желаната функционалност на хардуера и да позволят на инструментите за автоматизация да преобразуват това поведение в действителни хардуерни елементи като комбинационни врати и последователна логика.
Verilog е като всеки друг език за описание на хардуера. Позволява на дизайнерите да проектират дизайните по методологията отдолу нагоре или отгоре надолу.
Нива на абстракция на Verilog
Verilog поддържа дизайн на много нива на абстракция, като например:
- Поведенческо ниво
- Ниво регистър-трансфер
- Ниво на врата
Поведенческо ниво
Поведенческото ниво описва система чрез поведенчески паралелни алгоритми. Всеки алгоритъм е последователен, което означава, че се състои от набор от изпълнени инструкции една по една. Функциите, задачите и блоковете са основните елементи. Няма отношение към конструктивната реализация на дизайна.
Ниво на регистриране-прехвърляне
Дизайните, използващи ниво на прехвърляне на регистър, уточняват характеристиките на веригата, използвайки операции и прехвърляне на данни между регистрите.
Съвременната дефиниция на RTL код е „Всеки код, който може да се синтезира, се нарича RTL код“.
Ниво на вратата
Характеристиките на системата се описват чрез логически връзки и техните времеви свойства в рамките на логическото ниво. Всички сигнали са дискретни сигнали. Те могат да имат само определени логически стойности (`0', `1', `X', `Z`).
Използваемите операции са предварително дефинирани логически примитиви (основни порти). Моделирането на ниво врата може да не е правилната идея за логически дизайн. Кодът на ниво врата се генерира с помощта на инструменти като инструменти за синтез, а неговият списък с мрежи се използва за симулация на ниво врата и бекенд.
История на Verilog
- Историята на Verilog HDL датира от 80-те години на миналия век, когато компания, наречена Gateway Design Automation, разработи логически симулатор Verilog-XL и език за описание на хардуера.
- Cadence Design Systems придобива Gateway през 1989 г. и заедно с това правата върху езика и симулатора. През 1990 г. Cadence пусна езика в обществено достояние с намерението той да стане стандартен, непатентован език.
- Verilog HDL сега се поддържа от организация с нестопанска цел, Accellera, създадена от сливането на Open Verilog International (OVI) и VHDL International. OVI имаше за задача да преведе езика през процедурата за стандартизация на IEEE.
- През декември 1995 г. Verilog HDL стана IEEE Std. 1364-1995. Значително преработена версия беше публикувана през 2001 г.: IEEE Std. 1364-2001. Имаше допълнителна ревизия през 2005 г., но това добави само няколко незначителни промени.
- Accellera също така разработи нов стандарт, SystemVerilog, който разширява Verilog.
- SystemVerilog стана стандарт на IEEE (1800-2005) през 2005 г.
С какво е полезен Verilog?
Verilog създава ниво на абстракция, което помага да се скрият детайлите на неговото изпълнение и технология.
Например, дизайнът на D тригер би изисквал познания за това как трябва да бъдат подредени транзисторите, за да се постигне FF, задействан от положителен ръб, и какви са времената на нарастване, спад и CLK-Q, необходими за фиксиране на стойността върху флопа между много други детайли, ориентирани към технологиите.
Разсейването на мощността, синхронизирането и способността за задвижване на мрежи и други провали също изискват по-задълбочено разбиране на физическите характеристики на транзистора.
Verilog ни помага да се съсредоточим върху поведението и да оставим останалото да бъде подредено по-късно.
Предпоставки
Преди да научите Verilog, трябва да имате основни познания за VLSI Design езика.
- Трябва да знаете как работят логическите диаграми, булевата алгебра, логическите портове, комбинираните и последователните схеми, операторите и т.н.
- Трябва да знаете за концепциите за статичен анализ на времето, като време за настройка, време на задържане, критичен път, ограничения на тактовата честота и т.н.
- Основи на ASIC и FPGA и концепции за синтез и симулация.
Публика
Нашият урок за Verilog е предназначен да помогне на начинаещи, инженери по проектиране и инженери по проверка, които желаят да се научат как да моделират цифрови системи във Verilog HDL, за да позволят автоматичен синтез. До края на този урок ще придобиете средно ниво на опит в Verilog.
проблем
Уверяваме ви, че няма да намерите никакъв проблем с Verilog Tutorial. Но ако има някаква грешка, моля, публикувайте въпроса във формата за контакт.