в SR NAND Gate Bistable верига, недефинираното входно условие на SET = '0' и RESET = '0' е забранено. Това е недостатъкът на SR джапанката. Това състояние:
- Отменете действието за блокиране на обратната връзка.
- Накарайте двата изхода да бъдат 1.
- Загубете контрола от входа, който първо отива на 1, а другият вход остава '0', чрез който се контролира полученото състояние на ключалката.
Имаме нужда от инвертор за да предотвратите това да се случи. Свързваме инвертора между входовете Set и Reset за създаване на друг тип флип флоп верига, наречена D джапанка , Тригер със закъснение, D-тип бистабилен, D-тип тригер.
verilog винаги
D тригерът е най-важният тригер от другите видове с тактова честота. Той гарантира, че в същото време и двата входа, т.е. S и R, никога не са равни на 1. Тригерът за забавяне е проектиран с помощта на затворен SR тригер с инвертор, свързан между входовете, позволяващ един вход D(данни).
Този единичен вход за данни, който е означен като 'D', се използва вместо входа 'Set', а за допълнителния вход 'Reset' се използва инверторът. По този начин чувствителният към ниво D-тип или D тригер е конструиран от чувствителен към ниво SR тригер.
И така, тук S=D и R= ~D(комплемент на D)
Блокова схема
Електрическа схема
Знаем, че тригерът SR изисква два входа, т.е. един за „НАСТРОЙКА“ на изхода и друг за „НУЛИРАНЕ“ на изхода. С помощта на инвертор можем да задаваме и нулираме изходите само с един вход, тъй като сега двата входни сигнала се допълват взаимно. В тригера SR, когато и двата входа са 0, това състояние вече не е възможно. Това е неяснота, която се премахва от допълнението в D-тригер.
При D тригер единичният вход „D“ се нарича вход „Данни“. Когато входните данни са зададени на 1, тригерът ще бъде зададен, а когато е зададен на 0, тригерът ще се промени и ще се нулира. Това обаче би било безсмислено, тъй като изходът на тригера винаги ще се променя при всеки импулс, приложен към този вход за данни.
Входът 'CLOCK' или 'ENABLE' се използва, за да се избегне това за изолиране на входните данни от заключващата верига на тригера. Когато входът на часовника е настроен на истина, входното условие D се копира само в изхода Q. Това формира основата на друго последователно устройство, наречено D Джапанка .
es5 срещу es6
Когато входът на часовника е настроен на 1, входовете 'set' и 'reset' на тригера са настроени на 1. Така че той няма да промени състоянието и да съхранява данните, присъстващи на изхода му, преди да е настъпил преходът на часовника. С прости думи, изходът е „фиксиран“ на 0 или 1.
Таблица на истината за D-type Flip Flop
Символите ↓ и ↑ показват посоката на часовниковия импулс. D-тип флип флоп приема тези символи като крайни задействания.